PCB设计-高速电路板设计技术总结

如今，许多系统设计中最重要的因素就是速度问题。66MHz 到 200MHz 处理器是很普通的；1000MHz 的处理器也变得轻易就可得到。

前面几天发了很多关于高速电路板设计的内容，但是有些人反应内容比较零散，这个文章就把高速电路板设计技术来做一个总结。

以下为正文内容，其实来来回回 就那些东西，看过的当做个复习吧。

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对于高速度的要求主要来自：

a) 要求系统在令用户感到舒适的、很短时间内就能完成复杂的任务。

b) 元件供应商有能力提供高度速的设备。

对 a 举例：即使产生最基本的计算机动画，也需要先计算大量的数据。目前，传播延迟4.5ns 的可编程 pld 设备已经出现，像 mach 这样的传播延迟 5ns 的复杂 plds 也已经存在。尽管它们看起来已经很快了，但是，使发展有潜力的并不是这些传播延迟绝对值，而是传播延迟可能达到的边缘极值（edge rate）。将来会出现更快的设备，它们将具备更快的边缘极值。

设计高速系统并不仅仅需要高速元件，更需要天才和仔细的设计方案。设备模拟方面的重要性与数字方面是一样的。在高速系统中，噪声问题是一个最基本的考虑。高频会产生辐射进而产生干扰。边缘极值的速度可以产生振铃，反射以及串扰。如果不加抑制的话，这些噪声会严重损害系统的性能。

?电源分配系统及其对 boardinghouse 产生的影响

?传输线极其相关设计准则

?串扰（crosstalk）极其消除

?电磁干扰

1． 电源分配

1.1 电源分配 络作为动力源

1.1.1 阻抗的作用

让我们考虑一块 5*5 的板子，数字 ICs，并有一个＋5.0V 的电源。我们的目的是给位于板子上每一个设备管脚提供正好是＋5V 的电压，不管这些设备管脚在板子上与电源的距离如何。再进一步，每个管脚上的电压应该是没有线噪声（Line noise）的。

具有这些性质的电源表现为一个理想电压源（图 1a），它的阻抗为零。零阻抗可以保证负载与电压源恰好相等。它还意味着噪音信号将被吸收，因为噪音发生器有最小阻抗的极限。很不幸，这只是个理想条件。

图 1b 画出的是一个真正的电源，它有一定的以电阻，电感或者电容形式存在的阻抗。4它们分布在整个电源分配系统中。因为有了阻抗，噪音信号也加入了电压（voltage）中。

我们的设计目的是尽可能减小 络中的阻抗。有两种方法：电源总线法（power buses）和电源位面法(power planes)。一般来说，电源位面法较之电源总线法有着比较好的阻抗特征，不过，就实用性来说，总线法更好一些。

1.1.2 电源总线法 vs 电源位面法

两种电源分配方案分别用上图 2 的 a 和 b 表示。

一个总线系统（图 2a）是由一组根据系统设备要求不同而具有不同电压级别的线路组成的。从逻辑上讲，典型的应该是+5V 和地线。每种电压级别所需的线路数目根据系统的不同而不同。

一个电源位面系统（图 2b）是由多个涂满金属的层（或者层的部分）组成的。每个不同电压级别需要一个单独的层。金属层上面唯一的缝隙，是为了布置管脚和信号过孔用的。

早期设计更倾向于总线方法，因为把整个层用作电源分配，成本比较高。电源总线与信号线分享那些层。总线需要给所有的设备提供电源，而且还要给信号线留出空间；于是，总线必须是很长很窄的带子。这使得在较小的交叉范围内产生一些小阻抗。

尽管这些阻抗很小，但是仍然很重要。一块最简单的板子也会有 20 到 30 个 IC。如果一个带有 20 个 IC 的板子上，每个设备有 200mA，那么总电流将为 4A。那么总线上 1.125欧姆的小阻抗将会造成 0.5V 的电压损失。如果供应的总电压是 5V 的话，那么总线上最后一个设备仅能得到 4.5V 的电压。

因为电源位面系统使用的是整个层，那么它的唯一限制就是板子的尺寸问题。带有同样多设备的系统，电源位面上的阻抗只是总线系统上的阻抗的一个零头。因此，电源位面系统似乎比总线系统更可能为整个系统提供全电压。

在总线上，电流被限制在总线的路线上。每个高速设备产生的线路噪声都将被带入这条线路中其他的设备。如图 2a 的板子，噪声由 U9 产生，经总线带给 U7。

电源位面系统中，电流不受线路控制，分布在整个层上。由于整体阻抗小，电源位面系统比总线系统的噪声更小。

1.1.3 线路噪声过滤

仅仅电源位面系统无法减小线路噪声。由于不论使用怎样的电源分配方案，整个系统都会产生足够导致问题发生的噪声，额外的过滤措施是必需的。这一任务由旁路电容完成。一般来说，一个 1uf-10uf 的电容将被放在系统的电源接入端，板上每个设备的电源脚与地线脚之间应放置一个 0.01uf-0.1uf 的电容。

旁路电容就是过滤器。放在电源接入端的大电容（约 10uf）用来过滤板子产生的低频（比如 60hz 线路频率）。板上工作中的设备产生的噪声会产生从 100mhz 到更高频率间的合共振（harmonics）。每个芯片间都要放置旁路电容，这些电容比较小，大约 0.1u 左右。

由于我们的目的是过滤掉电源供应中的 AC 成分，所以电容似乎越大越好，最大限度的减小了阻抗。但是，这样想没有考虑到现实条件的电容并不具有理想条件下的那些特性。理想条件下的电容，如图 3a，实际的电容则如图 3b。

电阻和电感是由组成电容的金属板和石墨板造成的。由于它们寄生于电容，于是被称为等级电阻（ESR）和等级电感 (ESL)，因此电容是一系列共鸣的电路。

由图4a看出，在小于FR的时候，它是电容性的，而大于FR的时候，它是电感性的。

因此，电容器更像一个针对一个带宽的过滤器（band-reject filter），而不是一个高频过滤器（high-frequency-reject filter.）。

举个例子来说，一个10u的用作板电源连接的电容通常是由一卷用绝缘材料隔开的金属帛组成（图5）。这样造成了很大的ESL和ESR。由于ESL很大，FR一般在1MHz以下。它们是良好的对付60赫兹噪声的过滤器，但是对于100MHZ及更高频率的跳变（swtching）噪声就不太理想了。

ESK，ESR决定于制造电容的绝缘材料和电容构造，而不是电容的大小。想要降低高频噪声，凭借相同种类的大电容是无法解决的。在低于一个小电容的FR的时候，一个大电容的阻抗比这个小电容的阻抗要小，但是当高于FR的时候，ESL占据了主导，这时候大电容与小电容的阻抗没有区别（图4b）。因为仅仅电容值改变了，除非电容的构造改变，否则ESL不会改变。若要过滤高频，必须用一个ESL低的电容替换当前的电容。

为了不同的频率及应用，有不同种类的电容可供选择，表格1给出一些介绍：

低ESL电容通常由非铁磁材料制成，有较小的电压－电容乘积。所以，制造具有实用的崩溃电压（防止板漏）的大电容是很困难的。不过，由于较好的过滤特性，大值电容可能并不需要。图6比较了一个C0G型号0.01uF的电容和一个另外种类0.1uF的电容。我们发现0.01uF电容在频率高时过滤得比较好。

电容器图向我们显示，每种电容器都有一个有限的频率有效范围。一个系统既有低频噪声，电解电容玻璃封装陶瓷电容陶瓷电容 又有高频噪声，为此，我们希望能够将频率有限范围扩大。为实现这一目的，我们可以将一个高电容，低ESL的设备与一个低电容，极低ESL的设备并联。图7显示这样做可以显著提高有效过滤频率范围。

1.1.4 旁路电容的放置

选择好过滤电容之后，需要将它们放置到板子上。图8a描述低速板放置电容的一般标准。电容应放在接近设备的顶部以保证其有效性。虽然画图很简单，但是这样并不能提供最快的系统性能。

我们注意到VCC电容很接近芯片接VCC的位置，但是接地端却很远。因为噪声在一个电源平面上并不是均衡的，电容并不过滤芯片导线（chip leads）产生的噪声；它只过滤芯片附近的噪声。

为达到良好的性能，应该使芯片与电容在同一点上接VCC和接地。因为电容的尺寸与芯片的尺寸是不同的，所以有必要从VCC和地线接入点分别引两条线到电容器。如图8b。这些“延长导线”放在无电源平面上，而且越短越好。通常，最好将电容放在板子的正对面，芯片的正下方。一个表贴芯片放在那里可以图 8 放置旁路电容的位置 得到很好的工作效果。

注意：从电容到电源管脚布下的“延长导线（lead extension）”可能占用了原本用来布信号线的位置。但是，现在就在布置（routing）信号线花费一些额外的精力可以减少以后为减小噪声需要做的工作。

对于有多个VCC和地线管脚的设备，最佳的旁路取决于设备本身。特别决定于电源管脚 是否是内部连接的（connected internally）。对于这样的设备，只需要旁路一个地线管脚到一个VCC管脚。若电源在内部是分散开的，这些分开的VCC管脚需要分别去耦（decoupled）。总体来说，最好与设备供应商联系，听取他们的建议。

1.2 电源分配 络作为信号回路

电源 络一个令人吃惊的功能就是它可以为系统所有的信号提供一个回路，无论信号是否在板内产生。这样的设计可以削弱很多高速噪声问题的产生。

1.2.1 自然的信号返回线路

高速系统设计最重要的部分之一就是在信号跳变时产生的能量。每次信号跳变时都会产生 AC 电流。电流需要一个闭合回路。如图 9a，9b 所示，回路可以由 VCC 提供或者地线提供。回路由图 9c 表示。

图 9 电流闭合回路的几个方法 ：板子上信号电流回路：a)通过 Vcc b)通过地 c)等效 AC 路径。

电流环路产生电感，可以将其看作一个单圈电感。它会增强振铃，串扰和辐射。电流环路电感及其带来的问题随着环路的大小增大而增大。为减小这些问题，需要减小环路的尺寸。

AC 返回信号可以取路于整个板面，但是实际上会取最小阻抗的路线。阻抗包括电感和电容。金属的阻抗很小；所以阻抗主要来自于电感。由于阻抗随着电感的增大而增大，阻抗最小的路线也就是电感最小的路线。

如果信号线由 A 到 B 随机挑选路径，自然回路不一定是一条直线，尽管它可能被认为具有最小的阻抗。如图 10 所示，将一条信号线及其回路分开，则其相应的电感也会增大。若希望路线具有最小阻抗，则需要将信号返回线靠近信号线。如果可能，将返回线尽量靠近信号线，可以得到最小的环路。在多层板中，“尽量靠近”通常表示信号路线正上方或正下方的地线平面或者 Vcc 平面。在双层板中，则意味着最近的地线或者 Vcc 线路。

1.2.2 总线 vs 信号回路平面

图 2a 表示一个电源总线有着固定的线路。信号回路必须跟从这条线路，无论是否是最佳的路线。除非信号线是有意靠近电源总线布置而且已经是最小环路尺寸，否则这条信号线很可能是一条很长的线路。如果板子使用了未加精心布置的电源分配总线，就可能产生相当大的噪声。

电源平面并没有对电流施加天然的限制。于是返回信号可以取道最小阻抗的线路，也就是距离信号线最近的线路。这也就会产生最小的电流回路，这正是高速系统需要的解决方案。

尽管电源平面方案比总线方案更优，但是设计者的失误仍然可能使得这些优越性丧失。自然线路上的任何一个断点都会使得电流绕道而行，从而加大环路的尺寸（图 11）。所以请小心地线平面和电源平面上的断点。

1.3 设计板面应考虑电源分配

下面的几条原则有助于发挥电源平面的优点，避免缺点：

1.3.1 当心电源层割缝

电源平面上的断点(cuts)往往出现在割缝处和过孔上。它们是连接板的对边、连接元件与板子连接器的电路中必要的部分。它们经常被很多小缺口（gaps）所围绕，这些小缺口位于电源层，它们被腐蚀用以防信号线短路的。如果过孔离得太近，腐蚀的线又太粗，它们就会连在一起，形成一个回路上的阻碍。断点可能发生在背板连接器（connectors）及设备插槽中（device sockets）

例如，断点可能发生在 VME 背板的连接器上。104 脚的连接器具有可能会阻碍信号回路的过孔。所有的信号不得不通过板子的边缘才能形成回路。这样不仅回路的尺寸变大，而且边缘部分被所有的信号共用，会产生串扰。

1.3.1.1 地线电缆的有效性

我们现在讨论的回路尺寸问题同样适用于脱离板面的电缆。每个信号都需要有一对电线：一条用于传输信号，一条用于传输返回信号。这两条线应该尽量贴近以减小回路尺寸。图 13a 和图 13b 示范了不正确的结构，而图 13c则是正确的结构。

1.3.1.2 分离模拟电源平面与数据电源平面

高速模拟系统对数字噪声是很敏感的。比如，放大器可以将跳变噪声放大，几乎像一个尖峰脉冲（spike）。在既具有模拟与数字两种功能的板子上，一般这两种电源是需要分开的；两个平面在电源上叠放在一起。对于同时使用两种（模拟和数字）信号的板子来说，这种方法会导致一些问题（比如 DAC 和电压比较器）。信号线必须跨过平面边界。这些边界迫使回路在回到驱动之前,先回到电源。

在信号交叉的接地平面放置跳线可以很好的解决问题（图 14）。Jumper 在断点处为返回信号提供了桥梁；也使得回路的尺寸减小。

1.3.1.3 避免重叠分离的板平面

当我们使用分离的电源平面的时候，不要将数字电路的电源平面与模拟电路的电源平面重叠。将数字电路的电源平面与模拟电路的电源平面分开的目的是将数字电路与模拟电路分开。如果板平面交叠，电路就会有交叠的可能，会损害电路的分离性。

为了保证分离性，一块板子，分离的平面（planes）之间切开。检查板子新暴露在外面的边缘部分。应该看不到任何金属部分，除非因为有特意留出的跨边界的电路或者连接。

1.3.1.4 隔开敏感元件

有些设备，比如锁相电路，对噪声非常敏感。它们需要更高级别的隔离。

在电源平面上沿设备周围腐蚀出马蹄形可以达到很好的隔离效果（图 15）所有进出该设备的信号都由马蹄形一端的窄小通路传输。电源平面上电流噪声将会绕过马蹄形地带，不会靠近敏感元件。

使用这个技术的时候，要保证其他所有信号都绕开了隔离的部分。否则，这些线路会产生本项技术原本希望避免的噪声。

131.3.1.5 隔开敏感元件将电源总线靠近信号线

有时候，设计者不得不使用双层板，不能使用电源平面而要用电源总线。即使如此，将电源总线靠近信号线也同样能够减小回路的尺寸。地线总线应该跟随着板子另一面的最敏感的那条信号线（图 16）。这样，这条信号线的回路尺寸和使用电源平面的信号线回路尺寸是一样的。

3. 传输信号线

控制信号线与 AC 地之间的关系应该利用“信号总是取道阻抗最小的路线”这一特性。另一个特性是一条信号线上的阻抗是一个常量。这样的信号线被称作“可控阻抗线”，它是板上信号传输的最佳媒质。

但是，如果信号延迟大于传输时间的一多半，信号线应被看作一条传输线。一条终接负载不合适的传输线受到反射的影响，反射则会使得信号变形。传输线负载端的信号很像振铃（图 17），使得系统速度下降。它还会导致时钟错误，损坏系统功能。

一个可控阻抗信号线可以用图 18 模型表示。电感和电容均匀地分布在线上。它们分别以亨利每单位长度，法拉每单位长度为单位。

从这个模型，我们可以得到两个重要参数：阻抗（Z0），和传播延迟（tPD）。在一条无损信号线上，Z0是一个 AC 阻抗；例如，对于驱动（driver）来说，Z0是一个纯电阻器。它的单位是欧姆，值等于：

其中，L0 = 信号线自感系数（亨利每单位长度）

C0 = 信号线电容（法拉每单位长度）

延迟时间也依赖于 L0，C0。单位是“时间每单位长度”，值等于：

2.1 传输线分类

因为我们讨论的主要是印刷电路板，可能的信号线种类可以归于两大类：带状线(strpeline)微波传输线（microstrip）(图 19)。带状线的信号线夹在两层电源平面之间。这样的设计技术可以得到最干净的信号，因为信号线的两面都受到保护。但是，这样的线是隐藏的，想轻易接触到信号线非常困难。微波信号线则将信号线放在朝外的平面层上。信号线的一端是地线平面。这样的设计技术使得接触信号线变得容易。

参数 C0，L0，Z0，tPD 和可以由信号线的物理尺寸以及制板物质的绝缘属性决定。下面我们将具体讨论。

2.1.1 对带状线来说：

2.1.2 对微波传输线：

其中ε r 表示制板材料的相对绝缘系数。一般的制板材料是 epoxy-laminated fiberglass，它的ε r 是 5。（国内常用的材料是 FR4 ε r ＝ 4.3 ~4.5）

例子：

覆铜厚度 t：线路和板子的尺寸由一些规则规定。一般来说，卖主提供的板子都是 1 oz 铜， 所以板子的金属厚度大约是千分之一英寸（1mil）。

布线线宽 w：线路宽度应该在 8 至 15 mil 之间。比 8 mil 更细的信号线很难控制。比 15 mil 更粗的信号线的阻抗则过大。一般信号线的宽度因该是 10 mil。

板间距离 h：则由需要的板子厚度，层数决定。比如，30 mil 就足够了。

介电常数ε r ：则绝缘材料确定。

基于这些假设，我们可以计算一条典型信号线的参数：w＝10 mil（线宽） t＝1mil（覆铜厚度） h＝30 mil（厚度） ε r ＝5。

根据式 2-4 可以计算出：

2.2 计算分散的负载

以上的计算都是讨论的那种在电路的一端集中接入负载的信号线（图 20）。

如果负载分散在信号线上（图 21），负载设备的电容也分布在线上，使得线电容加大。这样的改变影响了 Z0 和 tPD。新的参数应该等于基于新加入的电容 CL 计算出来的原值（法拉/每单位长度）。

分散负载通常来自内存插槽（in memory banks）。这些设备的输入电容范围是 4pF 到12pF。下面的例子使用 5pF。内存设备的物理尺寸通常允许每英寸放置两个。那么额外的分布电容就是：

当负载分布时，阻抗明显减小，信号也会慢很多，这时的阻抗和时延见式 2-6

2.3 反射

源产生的信号能量是由 Z0欧姆决定的。即使线路本身好像是一个阻抗，但是它并不消耗能量。信号能量必须由负载阻抗（ZL）消耗,如图 20。

如果希望得到从源到负载的最大传输能量，则希望源阻抗与负载阻抗相等。也就是说要传输给 ZL全部信号，ZL必须与 Z0相等。如果它们不相等，则有一部分能量将损耗，另外还有一部分回成为反射返回源。源发生器将调整输出，以便补偿“新”负载。

负载端的信号波形可以被认为是原来产生的信号和后来负载产生的反射信号之和。波形的形状依赖于负载阻抗与传输线阻抗的失调程度，以及信号传输时间（tR）与传播延迟时间的比率（t），tR /t。如果传输时间远远大于延迟时间，那么当反射到达源的时候，原来的信号仅仅被改变了一点点。源发生器能够补偿“新”负载并且传输正确的信号，仅仅有一点点信号干扰。因此负载端信号仅仅有一点点过冲。

如果线路的传输延迟很长，反射在信号改变了一个较大的百分数之后已经回到了源，那么源发生器必须改变一个比较大的量去补偿负载。负载又会反射新的一轮传输（the load reflects the new transition）,导致了振铃（图 17）。

过冲的量和信号线的长度成比例，除非信号线延迟时间等于传输时间。在这种情况下，过冲和原传输相等，有效地将传输摆幅（swing）增大一倍。会产生较大的反射的长信号线可以被认为是一条传输线。一条线到底是信号线还是传输线，由可容忍的失真量决定。比较宽松的规定认为如果一条信号线的传输时间小于 4 倍的延迟时间的时候，一条信号线就可以被看作一条传输线（图 22），也就是说tR / 4 τ ≥ 。

更保守的规定则需要 Rt/τ小于 8 倍的传输时间的时候才将一条信号线认为是一条传输线。

一般来说，传输时间与延迟时间的比值越大，信号就越干净。

这样，我们就知道什么样长度的微波传输带（microstrip line）必须被认为是一条传输线。在现有的设备中，tR 范围是从 5ns(特别是那些使用双极技术的（bipolar technology）)到 1ns（比较新的双极及 CMOS 设备）。它们的上升时间和相应的信号线长度由下表 2 给出。

对于传输时间小于 5ns 的老设备来说，小于 8.6 英寸的信号线不一定要被看作是传输线。对于比较新、比较快的设备来说，即使是 2 英寸的信号线也要被看作是传输线。

实际上，高速设备上所有的信号线都应该被看作是传输线。

如果传输线上有分散的负载（如上文所提的例子），那么最小传输线的长度应该被重新考虑。如表 3 所示，一条长度 4 英寸的信号线，如果tR ＝5nS，那么它是一条传输线。如果tR ＝1nS，那么小于 1 英寸的信号线应该被认为是一条传输线。

2.4 反射定量化

由于信号线的长度已经足以使其被认为是一条传输线，反射信号的大小将依赖于 Z0 与 ZL的差。numerical indicatior 百分比，或者被返回的原信号，被称为反射系数（KR）。等于：

返回原信号的百分比为: 100× KR

对于开路或者短路负载来说，全部的信号都反射了，没有衰减。 KR 在短路情况下是一个负值。这表示反射信号与原信号是反向的。

在一块印刷线路板上，估计出可遇见的不匹配是有可能的 Z0 的范围一般是从 30? 到150? 。输入阻抗的范围从 10kW（对于双极设备）到 100kW 以上（对 CMOS 设备）。输出阻抗可以很小。一个 CMOS PAL 设备，比如 PALCE16V8，一般它的最低输出阻抗在电压0.2V，电流 24mA 时候得到，约为 8? ；它的最高输出阻抗大约为 50? ，和期望的 Z0 差不多。

我们考虑一个比较早期的微波传输带，负载为一个 CMOS 设备。下面我们讨论在从高到低的传输过程中会发生些什么。（what happens on the HIGH to LOW transition.）设备的输出阻抗（Zs）为:

我们可以从输出电流/电压曲线上得到更精确的数字：

负载的输入阻抗大于 100k? 。这远大于 Z0 （67? ），所以负载端的 KR 几乎可以说等于 1. 源的 KR 为：

电源产生在 3.5V 到 0.2V 之间变化的信号。由于设备输出阻抗和 Z0 造成分压（voltage divider），所以产生出来的信号是：

当信号传输到负载，VL 比原来产生时候变化了－2.84V，经过反射，又变化了－2.84V。 原来VL 等于 3.5V，现在则为－2.19V 了。

时间区域上的同样信息由图 24 表示。图的顶部表示源；图的底部表示负载端信号。注意，经过 5 个完全的循环，信号的强度才衰减到输入极限以下。传输延迟从 2ns/ft 到 5ns/ft。21当tPD ＝3ns/ft 而且线长 6 英寸的时候，线的延迟就是 1.5ns。信号在从源传输后 13.5ns 内都可以被认为是正确有效的。

上 面例 子里 面讲 的反 射量 对于 大多 数系 统来 说可 能都 太大了。必 须采 用某 种技 术来 消除，至少 要减 小反射。由 于 ZL = Z0 的时候反射就被消除，所以使得 ZL = Z0 非常必要。

要理解这些，必须要了解 PAL 设备的输入输出阻抗的特性。如前文提到的，输入阻抗比较高，当 CMOS 在 10kW 范围内时，双极（bipolar）就在 10kW 范围内。输出设备则一般有比较小的阻抗。

图 25 终端匹配电阻的终接方式

有两种中断方案：将 ZL 减小到 Z0 以消除反射；或者将 ZS 增大到 Z0 以消除二次反射。在负载端并联一个电阻可以减小 ZL ——并联终端；将源串联一个电阻可以增大 ZS ——串联终端。

并联终端如图 25a。由于大多数设备的输入阻抗很高， RL 可以做的与 Z0 相等。这样的设计方案有一个缺点：电流损耗（current drain）在高输出（HIGH-output）状态下很高。对一个 50? 的终端，损耗可能会高达 48mA。大多数驱动器的额定电流是 3.2mA。很显然，这已经超出了设备可以承受并提供足够的VOH 的水平。

终端 Vcc 会有所帮助，因为一般来说， IOL 比 IOH 高一些。但是，大多数为板极应用设计的 CMOS 设备（CMOS devices designed for board-level applications）的驱动器额定电流 IOL为 24mA 或者更小。这仍然不足以提供足够的电流来支持一条低阻抗传输线需要的VOL 。

如图 25b 使用 2 个电阻可以有效减小电流。这两个电阻分压，得到的 thevenin 电压为：

尽管这是个不错的解决方案，由于电阻放在 Vcc 和地线之间，所以电源供电电流比较高。

另外一个降低负载电流的方案是将电阻放在VOH 与VOL 之间的正电压之间（图 25c）。从3v 到 5v 流经一个 50w 的电阻的电流，会比流经同一个电阻,但是从 3v 流到地线的电流小得多。这样不会给信号带来任何问题，因为 DC 的参考电压是 AC 地线。但是，找到一个可以23飞快从 sinking 电流切换到 sourcing 电流，切换速度快得可以来得及回应传输（respond to the transitions）的终端电压源，是很困难的。

另外一项技术是将原来的终端电阻替换成为一个电阻和电容的串联－RC（series－RC） 络（图 25d）。电阻值与 Z0 相等。电容正常工作下可以是 100pF；精确的值并不重要。在这样的频率下，电容器是一个 AC 短路，但是它阻塞了 DC。于是驱动器（driver）看不到 RL 的 DC 负载效果（loading effect）。这个技术被称为 AC 终端。

在负载端使用终端的技术，目的是减小第一次反射。另外一种方法是将一个电阻与源串联，增加 Zs ，使其等于 Z0 （图 25e）。加上 Zs 后，这个电阻使得源阻抗看起来和 Z0 一样。

这样集中负载的终端效果最好，因为 Zs 和 Z0 分压使得信号削弱（图 26a,b）。因为ZS L + = R Z0 ，原来的传输信号被这个分压器分成了两半。

半份信号沿传输线传输直到到达负载产生反射，而负载是没有终端的。由于反射的影响，原来减为一半的信号增大了一倍，所以到达负载的信号又变回原值（图 27a）。反射信号回到传输线，完成沿线路的传输过程（图 27b）。

以上面我们讲过的没有终端的微波传输带放入一个串联的终端电阻为例。一个 59? 的电阻（68? －9? ）与电源串联。对一个从最低到最高的传输（transition），源信号是：

如果负载是一个开电路，那么产生-1.65V 的反射。当反射回到源，由于 Zs 和 Z0 在加入RT 之后匹配了，VS 是 1.85V-1.65V=0.2V。

当源信号到达的时候，负载的反射使得VL 等于 0.2V。VS 直到反射信号返回的时候才等于 0.2V，在例子中，是在 3ns 之后（图 27）。

这种解决方案在负载分散在线路沿线的情况下有一定的风险，因为所有不在线的终端的设备都会收到一些中间电压的干扰，这些干扰直到反射返回源的时候才能清除。另外，这种技术会增大回路的延迟，因为在距离驱动器（driver）最近的设备确认输入有效之前，所有的信号不能被确认为有效。而距离驱动器最近的设备只有在反射返回的时候才能确认输入有效。这样的时间延迟比前面提到的例子要长，因为分散的负载加入的电容减小了 Z0 ，增大了tPD 。

尽管有这些缺点，串联终端的技术仍然在 DRAM 驱动器中得到了成功的应用，甚至在DRAM 是分散在信号线沿线的情况下也如此。信号传输时间接近极限值，如果精心挑选 RT ，使得得到的 Zs 只比 Z0 略小，那么额外的延迟时间也会比减小。线上电压 swing 变大，电压水平接近 VOL，低于输入极限值。如果线是由 20? 的电阻做的终端，那么VS 变成：

因为终端不能够完全匹配，所以会产生一些振铃。但是，如果振铃达不到造成干扰的程度，终端方法仍然可以成功运用。设计者必须作出折衷选择。此外，高电容的 memory 线经常 swamp out 振铃。

通常，由于高输出阻抗和低输出阻抗有区别，精确的终端匹配是不可能的。TTL 兼容设备的输出阻抗在高电平与低电平的情况下是不同的。比如，PALCE16V8 在低的情况下为8? ，而在高的时候为 50? 。这样，选择合适的终端就变得复杂，因为没有一个单值同时适合这两种情况。必须选择一