一种6.5 GHz～11 GHz宽频带 低噪声LCVCO电路的设计与实现

随着高速通信系统的发展和传输速率的不断提高，为了能够满足复杂通信系统的要求，锁相环在振荡频率、相位噪声、输出功耗、输出频率范围等性能指标上作出更高的提升^[1-4]。压控振荡器作为锁相环中产生时钟的核心模块，其相位噪声和频带范围等性能将直接影响到通信系统中传输时钟的信号质量^[5-6]。

1 电路设计

为了满足多种协议要求，输出时钟频率覆盖6.5 GHz～11 GHz，采用6位频带选通信号bgsw<5:0>控制电容阵列，通过接入不同的电容值，改变输出频率，实现频带的划分。结合整个锁相环环路设计考虑，VCO的控制电压V_cntrl需尽量保持在0.5 V_dd附近范围才能够使电荷泵取得较好的线性度，电流失配较小，输出时钟抖动减小，降低锁相环的噪声。另外，VCO频带设计时需要使两个相邻的频带输出频率具有50%频带交叠，以确保所有频点能够被完全覆盖。在锁相环电路开环时，令V_cntrl=0.5 V_dd，改变6位频带选通信号bgsw<5:0>使输出频率达到锁定目标频率，此时bgsw<5:0>为确定的频带信号。将锁相环闭环，设置选定的bgsw<5:0>，则锁相环可锁定在目标频率，且V_cntrl保持在0.5 V_dd左右。另外，电路尾电流可调，通过电流控制字bit<2:0>改变VCO增益，实现输出频率微调，默认电流为bit<2:0>=100。

2 仿真验证及物理实现

芯片采用40 nm CMOS工艺实现，版图设计采用全定制方法，结合电路的全差分结构进行对称布局走线，保证差分输出匹配性，对噪声敏感的LC模块加保护环，并尽量减少其敏感走线的寄生参数，降低电源地的噪声。LCVCO电路版图实现如图4所示。

结合整个锁相环环路设计考虑，为了减小环路噪声，在锁相环电路中设定目标频率锁定时所对应的控制电压在0.5 V_dd附近。通过扫描6位频带控制字bgsw<5:0>，得到64个频带且每个频带在V_cntrl=0.5 V_dd时的输出时钟频率如图5所示，从结果可以看出输出频率范围为6.5 GHz～11 GHz，输出频率连续变化，且存在较小的重合，能够确保输出频率完全被覆盖。

由于本电路所设计的频带共64个，为了直观地观察到各频带控制字由全0切换到全1时输出频率的连续性，扫描8个切换频带的控制字及控制电压V_cntrl，得到最终输出频率如表1所示，从表中可得频带在切换过程中输出频率连续变化且具有重合的频点，在测试频点下相位噪声不超过103.72 dBc@1 MHz。

图6是8个频带的输出频率随着V_cntrl线性变化的曲线，相邻频带有重合，并且通过电路中引入不同的电容值使VCO保持确定的增益，约为232 MHz/V；图7是各频带在1 MHz对应的相位噪声值，相位噪声不超过104.9 dBc@1 MHz。

3 结论

参考文献

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刘 颖1，田 泽1，2，邵 刚1，2，吕俊盛1，2，胡曙凡1，李 嘉1

(1.航空工业西安航空计算技术研究所，陕西 西安710068；

2.集成电路与微系统设计航空科技重点实验室，陕西 西安710068)