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很多做PLL的童鞋，入门的时候都会上 查找一些国内名校的硕士或博士论文，几乎每篇论文都会介绍传统PLL的结构、原理及传递函数等。质量高一点的论文会介绍噪声优化技术，但大都仅限于噪声传递函数的推导及各模块噪声的折衷，始终没有找到一篇讲PLL噪声优化的好paper，本期结合Xilinx2018年在ISSCC上发表的paper，跟大家分享一下如何做一个低抖动的PLL，希望起到抛砖引玉的作用。
2018年Xilinx发表在ISSCC会议上的关于PLL的paper[2]正是应用于该RFSoC。该PLL在6.25GHz频率下的RMS Jitter为54fs @ 10k~10MHz积分区间。论文核心内容仅有不到一面A4纸，每句话都值得我们细细品味。下面章节将结合该论文逐一展开PLL的噪声优化技术。
论文图片截图：
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