电子产品的心脏-时钟——与时钟相关的PCB设计考虑

与时钟（clock）相关的PCB的设计考虑，主要分两部分：原理图设计 – 针对时钟电路应该放置哪些器件？以及PCB布局和走线 – 如何摆放与时钟相关的元器件并正确连线达到理想的性能。

我们先从原理图的设计看看跟时钟相关的电路：

时钟电路部分的供电电源要干净：

PCB板上会有很多高速的数字电路有可能给时钟电路部分的电源带来噪声，比如通信的信号、高手的数据传输、主电源的开关噪声、附近器件的输出开关等。时钟电路的电源上的噪声会导致产生的时钟有抖动（jitter），多路时钟输出的情况下每路时钟会有时序偏差，从而对时钟的正常工作带来严重影响。

因此需要“去耦” – 将其它部分的噪声跟时钟电路部分的供电进行“去耦和”，我在前面连载的去耦电容部分的文章讲述了去耦电容的作用以及如何选用，现在在时钟电路上就用上了。

大家也知道了如何为时钟电路的电源管脚选装去耦电容，比如：

左侧：未加去耦电容的时钟波形； 右：加了去耦电容以后的时钟波形

为了降低其它电路的高频噪声通过电源影响到时钟的性能，除了去耦电容以外，在电源上串联一个磁柱能起到很好的抑制噪声的作用。关于磁珠的工作原理以及使用方法我会在后面的文章中专门讲解。简单来讲磁珠在DC和低频的时候表现的是电感特性，能够通直流而阻挡交流，在非常高频率的时候（几十MHz以上）表现出电阻特性，能够将高频的噪声变成热量消耗掉。因此配合去耦电容会达到更好的噪声隔离效果，如下面图的效果对比。

有噪声的时钟信号（左）在电源上加上磁珠以后的效果

磁珠选用我会在后面的文章中再进行介绍。下面是一个典型的磁珠+去耦电容配合的电源去噪声的电路示例。

传输阻抗匹配 – 将时钟脉冲信号最有效地传递出去

在上一篇文章中我们讲过，时钟电路产生的时钟信号要传输到使用该时钟信号的接收端，如果PCB上的传输线阻抗和发送端的输出阻抗不匹配、接收端的输入阻抗和时钟传输线的阻抗不匹配，都有可能导致时钟信号的反射而造成接收端得到的时钟信号边沿产生过冲等。

阻抗不匹配会造成反射从而破坏时钟信号的波形

反射就会形成如下图一样的波形，绿色的信号为理想的时钟信号，蓝色信号为发送端测量到的信号，红色为接收端测量到的信号。

因此，我们需要在时钟的发射端和接收端进行端接，以达到发送端的输出阻抗同传输线匹配，接收端的阻抗同传输线阻抗匹配。但发送端时钟器件的输出阻抗一般比较低（具体的数值可以查询该器件的数据手册中的IBIS模型 I-V曲线获得），需要在发送端串联一个电阻，使得器件输出端的阻抗+串联电阻的值 = 传输走线的阻抗；在接收端则因为接收端的输入阻抗一般为高阻，所以需要并联一个到地（可以一个到地一个到电源，以满足输入端直流电流的要求）的电阻，器件输入端的阻抗||并联到地阻抗的值与传输线的阻抗相等。如下图所示：

只有时钟的接收端在走线的另一端才有效，如果沿着走线连接，则会有反射。在具有相同时钟输出的多个时钟接收器件的应用中，如果接收器件之间的走线长度小于2英寸，则可以在接收器之间共享一个终端电阻，如下图所示，如果布线长度超过2英寸，则为接收器提供电阻。

发端串行匹配

接收端并行匹配

不用的时钟管脚的处理：

有的时钟芯片有多个时钟输出，有的输出管脚用不到，可以采用3种方式：最简单的就是 – 悬空，它会有一些高频的辐射，但并不会严重到影响到EMI，加上一个5-10pF的小电容，尤其是多路输出的时钟，一个bank的一个时钟悬空会影响该bank的时钟信号和其它不悬空的时钟信号之间的输出时序偏差。

EMI敏感的场景对高速边沿的时钟信号的处理

对于EMI敏感的应用，快速的时钟边沿会产生辐射，用4.7pf -22pf的电容接在时钟的输出端，可以让边沿变圆滑以降低辐射

下图为考虑了电源去耦以及输出端阻抗匹配等因素以后的典型电路连接方式。

时钟发生器器件的外围连接

原理图设计完成，我们再看看PCB布局和走线该如何处理？

布局和走线：

布局 – 与电源滤波相关的关键器件、晶振、时钟输出端接电阻的摆放：

布线 – 优化电源走线长度和宽度、过孔的应用、时钟走线的规则、地和电源平面的使用：

下面的图就是基于以上的原则对时钟电路的布局和走线示例：

PCB的布局和走线