汽车电子EMC聊聊汽车电子的EMC设计方案

EMC设计

很多EMC设计技术都可以应用到电路板和SoC设计中。最具共性的部分就是传输线效应，以及布线和电源分布 络上的寄生电阻、电容和电感效应。当然，SoC设计中存在许多与芯片自身相关的技术，涉及基底材料、器件几何尺寸和封装等。

首先了解传输线效应。如果发送器和接收器之间存在阻抗不匹配，信号将产生反射并且导致电压振铃现象，因而降低噪声容限，增加信号串扰并通过容性耦合对外产生信号发射干扰。IC上的传输线尺寸通常非常小，因此不会发射噪声或者受到辐射噪声的影响，而电路板上的传输线尺寸通常比较大，容易产生这种问题，最常用的解决办法是使用串联终结器。

在SoC设计中，噪声主要通过寄生电阻和电容来传导，而不是以电磁场的方式辐射。CMOS芯片通过一种外延工艺实现极低电阻基底的方法来增强抗闭锁的能力，而基底的底侧为基底噪声提供了一种有效的传导路径，使得很难将噪声源同敏感节点在电气上分隔开来。

许多并行的p＋基底触点(contact)为阻性耦合噪声提供了一个低阻抗路径。在n阱和p沟道晶体管p基底的侧壁以及底部之间会形成寄生电容，因而产生容性耦合噪声，并且在n沟道晶体管的基底和源区之间形成pn结(见图1)。

单个pn结电容非常小，在一个VLSI的SoC设计中并行的电容总和通常是几个纳法，在连接到电源 络之前将源区和基底直接连接可以短路掉这个电容。这种技术还消除了进入基底的瞬时负电流而导致的体效应(body effect)。体效应会增加耗尽区，并导致晶体管的Vt变高。同样的技术也可以应用于n阱p沟道晶体管，以减小容性耦合噪声。

然而，包含层叠晶体管的数字电路或者模拟电路通常都需要隔离源区。在这种情况下，增加Vss到基底或者Vdd到基底的电容能够降低噪声瞬态值。对模拟电路设计来说，体效应通过改变偏置电流和信号带宽降低了电路性能，因此需要使用其它解决办法，如阱隔离。对数字电路，采用单一的阱最理想，可以降低芯片面积。通过认真的设计可以对体效应进行补偿。

通常，基底噪声的频率范围可能高达1GHz，因此必须考虑趋肤效应。趋肤效应是指导体上随着深度的增加感应系数增大，在导体的中心位置达到最大值。趋肤效应会导致片上信号的衰减以及信号在芯片p＋基底层的失真。为最大程度减小趋肤效应，要求基底厚度小于150微米，该尺寸远远小于某些基底允许的最小机械厚度，然而更薄的基底更易碎。

噪声源

微控制器内部存在四种主要的噪声源：内部总线和节点同步开关产生的电源和地线上的电流；输出管脚信号的变换；振荡器工作产生的噪声；开关电容负载产生的片上信号假象。

切断不需要使用模块的时钟也可以降低SSN。很明显，该技术同具体应用十分相关，应用该技术可以提高EMC性能。在类似摩托罗拉的MPC555和565这样高度集成的微控制器芯片中，所有芯片的外围模块都具有这样的功能。

SSN也会产生辐射干扰，瞬间的电源和地电流会通过器件管脚流向外部的去耦电容。如果该电路(包括邦定线、封装引线以及PCB线)形成的环路足够大，就会产生信号发射。而环路中的寄生电感会产生电压降，将进一步产生共模辐射干扰。

共模辐射电场E的强度由下面等式计算：

E = 1.26 x 10-6 Iw f l/d

E = 1.26 x 10-6 Iw f l/d

这里E的单位是伏特/米，Iw的单位是安培，f是单位为赫兹，l是路径长度，d是到该路径的距离，l和d的单位都是米。 复杂设计中频率由特定的应用需求来确定，不可能降低，因此SoC设计工程师必须认真考虑如何通过降低Iw或l来降低电场强度。

处理好时钟域也能降低SSN。许多优秀的SoC设计都是同步电路，这样容易在时钟上下沿处产生很大的峰值电流。将时钟驱动器分布在整个芯片中，而不是采用一个大的驱动器，这样可以使瞬态电流分布开。另外一种可能的办法是确保时钟不互相重叠。当然必须小心避免由于时序不匹配而产生竞争。更重要的是，时钟信号应该在远离敏感的I/O逻辑信号，特别是模拟电路。

当前的复杂嵌入式MCU有许多输出信号，大多数输出信号都必须能够快速地响应电容负载。这些信号包括时钟、数据、地址和高频串行通信信号。对内部节点来说，穿透电流和容性负载都会产生噪声。应用同样的技术处理内部节点可以解决输出管脚驱动器电路噪声问题。另外，管脚上信号的快速变换会产生反射引起的输出信号线上的信号振铃和串扰。

将这种类型的噪声源减到最小有许多解决方案。输出驱动器可以设计成驱动强度可以控制，并且可以增加信号转换速率控制电路来限制di/dt。由于大多数器件测试设备同最终应用相比，测试节点电容更高，所以通常更愿意指定一个固定值来实现驱动强度的控制。例如，假定MPC5XX系列的MCU微控制器芯片的CLKOUT满驱动强度是一个90pF的负载，并且是专为测试目的而设定。除了因为时序而考虑满驱动强度外，最好使用降低的驱动强度。

上面介绍的技术对于降低噪声有积极的作用，由于瞬态电流包络延长，平均的电流实际上会增加。在芯片上实现一个LVDS物理层也可以减小由于输出管脚上大的瞬态电流产生的噪声，这种方式依靠差模电流源来驱动低阻抗的外部负载(图2)。电压的摆幅限制在±300mV范围内。

支持这种技术所需增加的管脚可以通过减少电源管脚来弥补，由于这种实现方式有效地降低了片上瞬态电流，因而输出驱动器通过电源基本上维持一个恒定的直流电流，而传统驱动器中的瞬态电流则会在电容性负载上产生大的电压摆幅。

在振荡器设计中有两个方面会影响到EMC：输入和输出信号波形的形状会产生影响；通过频率抖动来实现频谱展宽并降低其窄带功率的能力。

振荡器从本质上属于模拟电路，因而对工艺、温度、电压和负载效应比SoC中的数字电路更敏感。使用自动增益控制(AGC)电路形式的反馈来限制振荡器信号幅度可以消除大部分这些效应。AGC的另外一种替代实现就是双模式振荡器，可以在高电流模式和低电流模式之间切换。初始状态下，电源接通时使用高电流模式确保较短的启动时间，然后切换到低电流模式确保最小噪声。

在集成了作为振荡器电路一部分的锁相环的SoC设计中，可以利用频率抖动在很小的范围内改变时钟频率，这样随着频率在一个范围上展开，可以减少基本能量。整个系统设计必须仔细考虑确保这种改变的比率以及频率范围不会影响最终应用中关键器件的时序。而在类似CAN、异步SCI和定时的I/O功能等广泛应用于汽车的串行通信中不能采取该方式。芯片上的开关噪声表明其自身就是期望信号输出的一个阻尼振荡，这是电感与芯片上负载电容串联组合而产生的结果。对一个典型的片上总线来说，负载是一个连接到许多三态缓冲器的长的PCB布线，该负载的主体是电容，包括栅极，pn结以及互联电容。

消除电感或者降低di/dt可以减小或者消除噪声。只有当噪声幅度大到会引起连接节错误开关时，才需要认真考虑设计中的噪声问题。

降低对于外部噪声源的敏感性包括对外部器件以及内部设计的考虑。外部的瞬态电流会引起管脚上的两种情况：电压变化会导致容性耦合的电流进入器件；超出电源范围的电压最终会通过电阻路径将电流传导到器件中。

汽车电子设计中，通常用外部RC滤波器来限制瞬态电压摆幅和注入电流。必须小心，确保外部器件值考虑到漏电流效应，尤其是模拟输入时。值得注意的是，MCU和外围IC的I/O管脚通常多达200个，这种解决方案所需的额外成本和电路板空间使工程师在系统设计中不愿意采用。最好的解决办法是实现在芯片上的高度集成。

硬件和软件技术可以协同实现EMC性能要求。例如，许多MCU都具有在外部总线上输出内部访问的能力，通常情况下这些都是不可见的。这种方式对于调试非常有用，但是在一些设计不当的系统中可能会产生外部的总线竞争，从而使相关噪声增加。

在过去的工作中我曾遇到芯片上A/D变换器读取值不正确的类似问题，该问题看上去似乎噪声在某种程度上干扰了测量或者是变换。通过了解系统的硬件结构图，从表面上了解A/D变换器的输入部分似乎一切都很正常，但是我注意到外部的EPROM以某种方式实现解码，而这种解码方式在某些非常特殊的情况下可能会引起总线竞争，这种竞争不会影响程序的任何运行，但是会产生足够的噪声，因此会出现A/D变换偶然的错误。通过改变解码逻辑就迅速解决了这个问题。